台积电将于来岁下半年开端量产其2nm（N2）制程工艺，现在台积电正在尽最年夜尽力完美该技巧，以下降可变性跟缺点密度，从而进步良率。本文援用地点：一位台积电员工近来对外流露，该团队已胜利将N2测试芯片的良率进步了6%，为公司客户“节俭了数十亿美元”。这位自称 Kim 博士的台积电员工不流露该代工场能否进步了 SRAM 测试芯片或逻辑测试芯片的良率。须要指出的是，台积电在往年1月份才开端供给 2nm 技巧的穿越测试晶圆效劳，因而其不太可能进步之前终极将以 2nm 制作的现实芯片原型的良率，以是应当是指现在最新的2nm技巧的良率改良。进步 SRAM 跟逻辑测试芯片的良率确切十分主要，由于它能够为客户节俭大批本钱。台积电的 N2 将是该公司首个应用全围绕栅极 （GAA） 纳米片晶体管的制程工艺，无望年夜幅下降功耗、进步机能跟晶体管密度。台积电的GAA纳米片晶体管不只比 3nm FinFET 晶体管小，并且经由过程供给改良的静电把持跟增加泄露而不影响机能，它们实现了更小的高密度 SRAM 位单位。其计划加强了阈值电压调谐，确保牢靠运转，并容许逻辑晶体管跟 SRAM 单位进一步小型化。但是，台积电将不得不进修怎样出产存在可不雅良率的全新晶体管。与在 N3E 制作节点上制作的芯片比拟，在雷同的晶体管数目跟频率下，应用 N2 制作技巧制作的芯片的功耗估计会增加 25% 到 30%，在雷同的晶体管数目跟功率下，机能会进步 10% 到 15%，晶体管密度会增添 15%。台积电估计将于 2025 年下半年（可能在 2025 岁尾）开端年夜范围量产其N2制程。为此，台积电应当有充足的时光来进步良率跟下降缺点密度。△原推文已无奈检查，原发帖账号仿佛也已登记，仅相干批评还在 　　申明：新浪网独家稿件，未经受权制止转载。 -->